Foreversoft.ru

IT Справочник
0 просмотров
Рейтинг статьи
1 звезда2 звезды3 звезды4 звезды5 звезд
Загрузка...

Дешифратор адреса ячейки памяти это

Дешифратор кода операции

Лекция №8. Структура ЭВМ.

Дешифраторы.

Дешифраторы находят широкое применение в узлах и устройствах ЭВМ. Дешифраторы предназначены для декодирования (распознавания) кодовых комбинаций (адрес устройства, код операции и т. д.).

Дешифратор адреса

Дешифратор адреса – это устройство входящее в состав другого устройства опознающее собственный адрес этого устройства (рис. 1).

Рассмотрим построение дешифратора адреса на примере. Построим дешифратор адреса для четырехразрядной адресной шины А3, А2, А1, А.

Рис. 1.

Шина – это канал передачи электрических сигналов, который может состоять из нескольких параллельных проводников. Шина, предназначенная для передачи адреса устройства или его элемента, называется шиной адреса.

Дешифратор адреса предназначен для опознавания адреса устройства A.

Адрес представляется многоразрядным двоичным числом (рис. 2).

A3A2A1A0 (2) – запись адреса в двоичной системе счисления

A10 = A3 * ´ 2 3 + A2 * ´ 2 2 + A1 * ´ 2 1 + A * ´ 2 0 — адрес в десятичной системе счисления

Если на вход дешифратора подается собственный адрес устройства, то на выход подается единичный сигнал » 5 В. Если на вход подается не собственный адрес, то на выход подается нулевой сигнал » 0,2 В.

Правило построения дешифратора адреса

1. Произведем перевод адресного кода из десятичной системы счисления в двоичную систему счисления и дополним полученное двоичное число слева нулями до необходимой разрядности n+1.

2. Построим логическое выражение которое будет являться логическим произведением n сомножителей. Каждый сомножитель является элементарным высказыванием или элементарным высказыванием взятым с отрицанием. Сопоставим с каждым входом дешифратора элементарное высказывания:

3. Запишем логическое выражение в виде логического произведения высказываний Bi (i = 0. n), количество которых совпадает с количеством разрядов адресной шины n+1.

При этом каждый сомножитель Bi(i = 0. n) равен:

Ai (i = 0. n), если соответствующий разряд двоичного числа равен 1;

ØАi (i = 0. n), если соответствующий разряд двоичного числа равен 0.

4. Применим алгоритм построения логических схем.

Пример 1 дешифратора (рис. 3).

Допустим, адрес устройства, которое подключается к адресной шине, равен 510 (0l0l2).

По сигналу с дешифратора это устройство должно активизироваться, если на адресной шине появляется сигнал, равный пяти з = 0, A2 = 1, А1 = 0, А = 1), т. е. дешифратор распознает адресный код, равный пяти, и при этом на выходе дешифратора вырабатывается сигнал, равный логической единице.

При любом другом значении адресного кода на выходе дешифратора вырабатывается сигнал, равный логическому нулю.

Адрес равен 510 = 1012 = 01012

1310 = 1 3 1 2 0 1 1 0 2, n = 4

Дешифратор кода операции

Другим типом наиболее распространенных дешифраторов являются дешифраторы, преобразующие n-разрядное входное двоичное число (код) в единичный сигнал на одном из 2 n их выходов. Такие дешифраторы могут использоваться, например, для определения исполняемых машинных команд в устройстве управления ЭВМ. Обозначение дешифратора на электронных схемах показано на рис 5.

Читать еще:  Плагин заблокирован браузером что делать

Пример дешифратора команд с таблицей истинности (табл.1)показанна рис. 7.

Таблица 1

ХYFoF1F2F3XYFoF1F2F3
111
11111

На вход такого дешифратора подается n-разрядное двоичное число с помощью которого задается код операции. Единичный сигнал возникает на том выходе дешифратора номер, которого равен числу, поступающему на его вход. На остальных выходах формируется нулевой сигнал.

Структурная схема дешифратора показана на рис. 6.

2. Сумматор

Полусумматор

Полусумматор это устройство, выполняющее сложение двух одноразрядных двоичных чисел с формированием признака переполнения. Полусумматор осуществляет сложение двоичных одноразрядных чисел по следующим правилам:

0+0=00; 0;+1=01; 1+0=01; 1+1=10.

Полусумматор (рис. 8) с таблицей состояний (табл. 2) имеет два входа (А – первое слагаемое, В – второе слагаемое) и два выхода (S– значение суммы в данном разряде, Р значение переноса в старший разряд). В этом устройстве отсутствует третий вход для переноса единицы из младшего разряда.

АВPS
11
11
111

Логические выражения, определяющие состояние выходов S и Р,имеют следующий вид:

Преобразуем логическое выражение для выхода S, сложим выражение (*) с тождественно ложным высказыванием

S = A • ù B+ù A • B + А•ù А + В•ù В

Воспользуемся коммуникативными и дистрибутивными свойствами:

S = (ù А + ù В) • (А+В)

С учетом закона де Моргана имеем:

По полученному выражению построим схему полусумматора (рис. 9).

Одноразрядный сумматор

Это устройство производит сложение в 1-ом разряде многоразрядного двоичного числа.

Обозначение одноразрядного сумматора показано на рисунке 10.

Сложение в одноразрядном двоичном сумматоре осуществляется в два этапа:

1. производится сложение значений разрядов А, В. Этот этап выполняется первым полусумматором, в результате формируется сумма S и признак переполнения Р;

2. к полученной сумме S добавляется признак переноса Р, при этом формируется значение S. Признак переполнения P может возникнуть либо при выполнении сложения первым полусумматором, либо вторым полусумматором.

Таблица состояний определяет функционирование одноразрядного двоичного сумматора (табл. 3).

Значение разряда первого слагаемого АЗначение разряда второго слагаемого ВЗначение переноса из младшего развила PЗначение разряда суммы SЗначение переноса в старший разряд Р
0 1 0 1 0 1 0 10 0 1 1 0 0 1 10 0 0 0 1 1 1 10 1 1 0 1 0 0 10 0 0 1 0 1 1 1

На рис. 11 показана схема одноразрядного двоичного сумматора с тремя входами, построенная с использованием двух полусумматоров и схемы ИЛИ.

Последовательно соединяя несколько одноразрядных сумматоров, можно построить многоразрядный двоичный сумматор (рис. 12).

Pn+1PnPn-1P= 0
AnAn-1AßA
BnBn-1BßB
SnSn-1SßS

Триггеры

Триггер является одноразрядным элементом памяти, с использованием которого строятся регистры, оперативная память ЭВМ, счетчики и многие другие устройства ЭВМ. Триггер – простейшее запоминающее устройство, предназначенное для хранения одного двоичного разряда.

Триггер представляет собой электронную схему, которая может находиться в одном из двух устойчивых состояний: нулевом состоянии и единичном состоянии.

Триггер имеет два выхода:Q и Q. Выход Q называют прямым, а Q —инверсным.

Если триггер находится в единичном состоянии, то на прямом выходе Q выставляется напряжение, соответствующее логической единице, а на инверсном выходе Q выставляется напряжение, соответствующее логическому нулю.

Если триггер находится в нулевом состоянии, то на прямом выходе Q выставляется напряжение, соответствующее логическому нулю, а на инверсном выходе Q выставляется напряжение, соответствующее логической единице.

Триггер может иметь один или несколько входов.При поступлении сигналов на входы триггера исходное состояние может меняться на противоположное.

Количество входов и правила изменения состояния триггера в зависимости от наличия или отсутствия входных сигналов определяются типами триггеров, которых существует более десятка.

Рассмотрим работу триггеров нескольких типов.

Не нашли то, что искали? Воспользуйтесь поиском:

Лучшие изречения: Как то на паре, один преподаватель сказал, когда лекция заканчивалась — это был конец пары: «Что-то тут концом пахнет». 8835 — | 8363 — или читать все.

Ввод в микроЭВМ и вывод из нее

На рис. 14.11 показано, что порты ввода и вывода, удовлетворяющие все потребности системы, располагаются на общих с остальной частью системы шинах адреса и данных. Однако во многих компьютерах отсутствует возможность прямого обмена логическими сигналами, а доступ к системе ограничен и его имеют только клавиатура, принтер и дисководы. В этом подразделе организация ввода/вывода рассматривается шире, и результаты этого рассмотрения могут пригодиться при использовании персональных компьютеров семейства IBM. Одновременно читатель приобретет опыт дешифрирования адреса и применения логических элементов с тремя состояниями на выходе для подключения к шине данных.

У некоторых процессоров, таких как Intel 80486, имеются специальные средства обеспечения ввода и вывода, допускающие совместное использование шины адреса с памятью. Это достигается за счет дополнительного управляющего сигнала в системной шине, называемого запросом ввода/вывода. Если данный сигнал имеет активное значение (обычно 0 В), то это означает, что шина данных потребовалась устройству ввода или вывода и любая память, доступ к ячейкам которой осуществляется по тем же адресным линиям, временно отключается, чтобы избежать искажения данных, обусловленных конфликтом на шине. Достоинство специально выделенной управляющей линии для ввода/вывода заключается в том, что при этом нет необходимости дешифрировать в порте ввода/вывода полный адрес, выставляемый процессором на шину адреса, длина которого может доходить до 32. Обычно бывает достаточно 16 разрядов, а иногда нет нужды в дешифрировании более 8 разрядов.

При альтернативном подходе, который называется вводом/выводом согласно распределению памяти, линия запроса ввода/вывода не нужна, а просто группа адресов памяти выделяется для ввода/вывода. Чтобы избежать конфликта на шине, нормально никакие ячейки памяти, как правило, не располагаются по этим адресам. У любого процессора ввод/вывод может

Рис. 14.13. Дешифратор адреса для компьютеров семейства IBM. Высокий уровень на выходе возникает только в том случае, когда на входах действуют сигналы 0000 0011 0000 0000 (&Н0300).

быть организован согласно распределению памяти, но процессор 6502 и процессоры серии 68000, фактически, могут пользоваться только этим способом, поскольку у них нет линии запроса ввода/вывода.

Адреса, используемые для ввода/вывода, обычно располагаются в карте распределения памяти вблизи одного из ее концов, чтобы избежать конфликта с программой и другими данными. Отправной точкой при организации порта ввода или вывода является дешифрирование адреса.

Рис. 14.14. Универсальный дешифратор адреса на ИС сравнения чисел 74LS85. Логическая 1 появляется на выходе только тогда, когда двоичное число на входе <АО—А5) равно числу, установленному ключами (ВО—-S15).

На рис. 14.13 приведен практический дешифратор адреса, который вырабатывает логическую 1 на выходе только тогда, когда на входах с АО по А15 действует сигнал &Н0300. В двоичной форме выбранный нами адрес имеет вид 0000 0011 0000 0000, и, потратив немного времени и усилий, нетрудно разобраться в том, как работает этот дешифратор.

В некоторых приложениях могут быть нужны более гибкие дешифраторы адреса, которые можно было бы перестраивать на различные значения входных сигналов; для таких случаев полезен универсальный дешифратор, представленный на рис. 14.14. В нем применены схемы сравнения чисел 74LS85, каждая из которых дает логическую 1 на своем выводе 6, когда 4-разрядное число на входах «А» тождественно совпадает с 4-разрядным числом на входах «В». Здесь входы «В» соединены с ключами, причем идеальными являются небольшие переключатели с двухрядным расположением выводов или поворотный переключатель на 16 положений. Когда ключ замкнут, то 1-килоомный резистор, соединяющий данный вход с землей, обеспечивает логический 0 на этом входе. Выходы четырех схем сравнения объединяются логическим элементом И (ИС 74LS21), на выходе которого и появляется дешифрированный сигнал. С помощью переключателей можно набрать любой требуемый 16-разрядный код адреса, и тогда сигнал на выходе будет иметь высокий уровень только в случае появления на входах А0—А15 точно такого же адреса.

Как уже упоминалось, ради экономии в числе ИС и в площади, занимаемой дешифратором на печатной плате, принято дешифрировать только часть адресной шины. Если, например, в схеме на рис. 14.13 игнорировать сигналы на входах с АО по A3, то дешифратор все же будет распознавать адрес &Н0300. Если, кроме того, не принимать во внимание сигналы с А12 по А5, то дешифратор все еще будет работать, хотя и будет откликаться также на адреса с &Н1300 по &HF300. Это несущественно, пока на этих адресах нет других портов ввода/вывода. Посредством частичного дешифрирования можно достичь полезного упрощения и экономии по стоимости.

Литература: М.Х.Джонс, Электроника — практический курс Москва: Техносфера, 2006. – 512с. ISBN 5-94836-086-5

Ссылка на основную публикацию
Adblock
detector